MEDIO RESTADOR
Un medio restador es un circuito combinacional
que sustrae dos bits y produce su
diferencia. Tambien tiene la salida para especificar si se ha tomado un 1. Se
designa el bit minuendo por x y el bit
sustrendo mediante. Y para llevar a cabo ‘’ x, y’’ tienen que verificarse las
maginitudes relativas de ‘’x, y’’ y si x≥= y y se tienen 3 posibilidades 00=
0,1-0 =1 y 1-1=0.
El resultado se denomina bit de
diferencia.
El medio restador requiere dos salidas.
Una salida genera la diferencia y se denomina por el símbolo ‘’D’’. La segunda
salida denotada ‘’B’’ para lo que se toma, genera la señal que informa a la
siguiente etapa que se ah tomado un 1. La tabla de verdad para las relaciones
de entrador de salida de un medio restador ahora puede derivarse como la
siguiente.
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X
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Y
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B
|
D
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0
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0
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0
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0
|
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0
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1
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1
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1
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|
1
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0
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0
|
1
|
|
1
|
1
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0
|
0
|
La salida que toma ‘’B’’ es un 0 tanto
que x≥= y. Es un + para x=0 y y=1.
La salida ‘’D’’ es el resultado de la
operación aritmética 2B+x-y. Las funciones booleanas para las dos salidas del
medio restador. Se derivan de manera directa en la tabla de verdad.
D=x’y+xy’
B=x’y
Circuito lógico de un medio restador.
74LS83
Estos restadores son la suma de dos
números binarios de 4 bits.
Las salidas de sol se proporcionan para
cada b it y el arrastre resultante (c4) se obtiene a partir del cuarto bit.
Estos complementos tienen el aspecto interno de ventaja en los cuatro bits.
Esto proporciona al
diseñador del sistema con look-ahead parcial rendimiento de todo el paquete
económico y la reducción de contar de una aplicación o plaquetas
ondulación La lógica sumador-restador, incluyendo el
trasporte se implementa en su verdadera forma lo que significa que el extremo
alrededor de transporte se puede realizar sin la necesidad de la lógica o la
inversión de nivel.
CARACTERISTICAS.
·
Completo llevar look-ahead en los cuatro
bits.
·
Sistema capaz de alcanzar un rendimiento de
preanalisis parcial con la economia de ondulación.
·
Tiempos completos típicos.
·
Dos entradas de 8 bits de 25ns.
·
Dos entradas de 16bits de 45ns.
·
Disipación de potencia por 4bits restador
95mw.
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A1/A3
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B1/B3
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A2/A4
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B2/B4
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E1/E2
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E2/E4
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C2/C4
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E1/E3
|
E2/E4
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C2/C4
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L
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L
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L
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L
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L
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L
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L
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H
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L
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L
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H
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L
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L
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L
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H
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L
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L
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L
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H
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H
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L
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L
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H
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L
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L
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L
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H
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L
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H
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H
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L
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L
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L
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H
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L
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H
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L
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H
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L
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H
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H
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L
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H
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H
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L
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H
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L
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H
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L
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H
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L
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L
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L
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H
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L
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H
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H
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L
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L
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H
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L
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L
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H
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H
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H
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L
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H
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L
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H
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H
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L
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H
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L
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L
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H
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H
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H
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L
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H
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H
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L
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L
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L
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L
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H
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L
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L
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L
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H
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L
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H
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L
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H
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H
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H
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L
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L
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L
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H
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L
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H
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H
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L
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H
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H
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L
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H
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L
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H
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H
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L
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L
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H
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H
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L
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H
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H
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L
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H
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H
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H
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L
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H
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L
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H
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H
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L
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H
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H
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H
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H
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L
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H
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L
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H
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H
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H
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H
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H
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H
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L
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H
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H
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H
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H
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H
|
Alto
nivel de H L= Bajo nivel
Condiciones
de entrada en A1, B1, B2, y C0. Utilizan para salidas de determinación E1 y E2
y los valores de acarreo interno C2. Los valores C2, A3, B3, A4 y B4 se
utilizan determinadas entradas E3, E4, y C4.
Diagrama
lógico. 
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