Generadores comprobadores de paridad

Generadores comprobadores de paridad

Circuito integrado de la familia 74LS180 Equipo: n

Integrantes: Alonso Gonzales Luis Enrique

Arboleya Medina Laura Estefany

Pérez Gonzales Zaida Alicia

¿Qué es paridad par y paridad impar?

La paridad par de una entrada de un número desconocido de bits “n” que tiene un numero par de unos, un ejemplo 1 1 0 0 1 1 el cual tiene paridad par ya que tiene cuatro unos. La paridad impar de una entrada de un número desconocido de “n” bits el cual tiene un número impar de unos, un ejemplo puede ser 1 1 0 0 0 1 el cual tiene paridad impar ya que tiene tres unos.

1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1         paridad par

1 1 1 1 0 0 0 0 1 1 1 1 0 1 1 1         paridad impar

El primer número binario tiene paridad par porque tiene diez unos,  el segundo tiene paridad impar porque tiene once unos.

Entre más grandes sean los números es mas fácil leerlos si estos los separas en nibbles o en grupos de cuatro.

¿Qué son los generadores comprobadores de paridad?

Estos se caracterizan porque son dispositivos que te permiten detectar  el cambio de uno o más bits cuando se transfieren datos digitales de un punto a otro punto.

Estos circuitos son generadores de MSI (integración en escala media) capases de detectar si en la entrada hay la existencia de un numero par o de un número impar, también pueden detectar la paridad de una palabra digital, tienen como base la función EX-OR.

Diagrama lógico

Suma de 4 bits a partir de 3 compuertas OR

Se dice que x es el numero cuando unos o varios números son impar o par, lo contrario dice que cuando el numero es 0  es cuando unos  o varios números son par.

Tabla de verdad

A	B	AB
0	0	0
0	1	1
1	0	0
1	1	1

Diagrama de tiempo

Comprobador de paridad

Las puertas O-exclusivas son perfectas para comprobar la paridad de un numero

binario ya que estos producen una salida 1 cuando esta entrada tiene un numero de unos impar. En una entrada de paridad par en  una puerta o- exclusiva produce una salida baja, cuando la entrada de paridad produce una salida alta.

Generador de paridad

Este es un ordenador, en el cual un numero binario puede representar una instrucción que le dice al ordenador que sume, restar, etc. o en un numero binario puede representar datos los cuales deben ser procesados como un numero, una letra entre otros. En cualquiera de estos casos abra algunas veces un bit extra que esta añadido al número binario original para producir un nuevo numero binario con una paridad par o impar.

¿Cuál es el funcionamiento practico del generador y comprobador de paridad?

Debido a los transistores, ruido y otras perturbaciones algunas veces ocurren errores de un bit cuando estos transmiten datos binarios por líneas telefónicas u otras vías de comunicación, una manera de comprobar si hay errores es utilizar un generador de paridad impar en el extremo del transistor y un comprobador de paridad impar en el extremo receptor. En este caso si no ocurren errores de un bit en la transmisión los datos recibidos tendrán paridad impar, pero si esto cambia uno de los bits transmitidos debido al ruido o a cualquier otra perturbación los datos recibidos tendrán paridad par.

Circuito integrado de la familia 74LS180

Es un generador comprobador de paridad TTL los bits de datos de entrada son X7 o X0 estos bits pueden tener paridad par o impar. La entrada par (patilla 3) y la entrada impar (patilla 4) controlan la operación del chip.

El símbolo Σ significa sumatorio, en la columna de entrada de la izquierda como se establezcan los valores de las entradas par e impar, las salidas  Σ pares e impares pueden ser bajas o altas.

Diagrama de patillas de 74LS180

Lógica de paridad

La lógica básica de la paridad es la suma (desatando los acarreos) de los números pares siempre va a ser 0, por tanto la suma de los impares siempre va a ser 1.

Tabla de verdad de 74LS180

Entradas			Salidas
Σ de H en X7 a X0	Par	Impar	Σ Par	Σ Impar
Par	H	L	H	L
Impar	H	L	L	H
Pa	L	H	L	H
Impar	L	H	H	L
x	H	H	L	L
x	L	L	H	H

H = altas se refiere a la paridad de los datos de entrada X7…X8.

Un ejemplo la entrada par es alta y la entrada impar es baja. Cuando estos datos de entrada tienen paridad par en la primera entrada de la tabla la salida Σ impar es alta  y la salida Σ impar es baja.

Cuando estos datos de entrada tienen paridad impar, la salida Σ par es baja y la salida Σ impar es alta.

Si se cambian las entradas de control, cambia la operación, si la entrada par es baja y la salida impar es alta, cuando los datos de entrada tienen paridad par, la salida Σ par es baja y la salida impar es alta. Cuando los datos de entrada tienen paridad impar, la salida Σ par es alta y la salida Σ impar es baja.

El 74180 se puede utilizar para detectar la paridad par o la impar y también se puede ajustar para generar paridad par e impar.

Uso de un 74LS180 para generar la paridad impar

En la entrada par (patilla4) se conecta a +5V  y en la entrada par (patilla 3) se conecta a masa. Si los datos de entrada  X7….X0 tienen paridad par. En la tercera fila dice que la salid Σ impar (patilla 6) es alta, por lo que el numero de 9 bits X8….X0 que da el circuito como salida tiene paridad impar.

Cuando X7….X0 tiene paridad impar la cuarta entrada de la salida Σ impar es baja nuevamente el numero de 9 bits X8….X0 generado en la parte inferior tiene paridad impar.

Conclusión: Es que tanto si los datos de entrada tienen paridad impar como si son de paridad par, el numero de 9 bits generado siempre tiene paridad impar.

Diagrama lógico 74LS180

P= paridad par, de  1 par.

I= paridad impar, de 1 impar.

     _           _

P=A B + A B = A + B

              _  _                  _

I= A B + A B = A X B = P

Chip generador y detector de paridad de 9 bits

Parámetros esenciales de hojas de datos

Datos	Paridad
00010010	1
10101010	0
1100110011	0
100100001	1

Se marca por dato la palabra digital que se va a emplear, mientras que la paridad ya lo ha detectado como bit par o impar.

0 2 4 6 8	Σ EVER
1 3 5 7 9	Σ ODD

Tabla de función

HL    H= nivel bajo

LH    L= nivel alto

Este dispositivo es para determinar algún código si tiene paridad par o paridad impar, se suman todos los bits de ese código.

Entrada nivel alto	Salida Σ Par	Σ Impar
0 2 4 6 8	1	0
1 3 5 7 9	0	1

Sistema compuesto

Cuando se cambia una señal se actúa un dato así mismo desactiva otro dato.

Salida S210	A	B	C	D	E	F	G	H
Señal	000	001	010	011	100	101	110	111

Circuito integrado 74280

El circuito integrado 74280 funciona en forma equivalente al 74180 sin embargo, posee nueve entradas (A,B,C,D,E,F,G,H,I) donde una de ellas por lo general I) es llevada a tierra cuando se utiliza como un generador de paridad. Cuando el circuito es utilizado como detector de paridad deben entrar en las nueve líneas que vienen del transmisor y se conectan a la salida par F(p) o salida impar (Fi) a la entrada I del receptor o circuito detector. Estos dos circuitos generan un uno lógico en la línea de salida par (Fp=Σ even) cuando la suma de los bits con un nivel de entradas (A, A,C,D,E,F,G,H,I) es lo que trae como consecuencia la sumatoria total impar en el dato que se forma con los ocho bits de entradas más el bit de paridad de paridad generada en la salida par Fp.

Generador y detector de paridad 74280

Comprobador: El C.I 74LS280 puede examinar códigos de hasta 9 bits. La salida par será normalmente alta si la línea de datos tiene paridad par, por el contrario será un nivel lógico bajo. Igualmente, la salida impar será alta si la línea de datos tiene paridad impar en otro caso será un nivel lógico bajo.

Generador: Para generar paridad par, el bit de paridad se toma desde una salida impar. Para generar paridad impar la salida se toma desde la salida de paridad par.