Generadores comprobadores de paridad
Equipo: M
-Perales Ramírez
Francisco Javier
-Cazares
Daniel
-Baro Villagomez Carla Paola
Estos sirven para
corregir errores durante la transferencia de datos digitales, permiten asignar
un bit de paridad a un conjunto de datos de entrada de acuerdo a la cantidad de
bits (digito del sistema de numeración binario) encendidos (1).
En los generadores de
paridad la paridad puede ser par o impar:
El bit de paridad será
0 si el número total de 1 a transmitir es par.
La suma de los bits que
son unos contando datos y bit de paridad dará siempre como resultado un número
par de unos.
Generador de paridad
con puertas lógicas:
Paridad impar:
El bit de paridad será un 1 si el
número total de 1 es impar el número de unos, datos más paridad siempre debe
ser impar:
Dato Paridad
0000 0001 0
0101 0001 0
0101 0101 1
0000 0000 1
Circuitos detectores de parida
El circuito se puede
utilizar para generar el bit de paridad que se debe añadir a las condiciones
binarias que no tienen paridad constante o para detecta la paridad de las
mismas tanto en paralelo y en serie.
Generador detector de paridad en
paralelo.
Para generar en paralelo el bit de paridad de un
conjunto (n) bits se necesitan n-1 semisumadores o sumadores.
Para generar el bit se
suman todas los bits del numero binario (sin el acarreo) y el resultado se
agrega como bit mas.
Generador detector de paridad en serie.
En este caso es
muy útil la utilización de de un 1
sumador de un bit y un biestable (circuito digital para almacenar un bit),
sincronizado mediante un cambio de nivel.
Circuito Integrado TTL 74LS180.
Generador y comprobador par/impar de 9 Bits.
Especificaciones
- Voltaje: 5 V
- Encapsulado DIP
- 14 Pines
Diagrama lógico de paridad
circuito 74ls180
